`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: Abu liu
// 
// Create Date: 2020/05/05 23:50:03
// Design Name: top
// Module Name: top
// Project Name: 
// Target Devices: xc7z020
// Target Board: zedboard
// Tool Versions: vivado 2019.1
// Description: Top entity of udp send module
// 
// Dependencies:
// 			
// 			
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////

module data_gen (
    input   wire        sys_clk,
    input   wire        sys_rstn,
    output  reg [7:0]   data_out
);

always @ (posedge sys_clk)
begin
    if(!sys_rstn)
        data_out <= 8'b0;
    else
        data_out <= data_out + 1'b1;
end

endmodule